ASML's EXE:5000 scanner—the first high-NA (0.55 numerical aperture) EUV lithography system—began operation in 2024, succeeding the 0.33 NA TWINSCAN NXE series that has driven semiconductor manufacturing to the 3nm node. The 67% increase in numerical aperture enables printing features below 8nm half-pitch, extending Moore's Law scaling by at least two technology nodes. This is, by the standards of semiconductor engineering, a major advance.

It comes with a trade-off that receives less attention outside the lithography community but may prove equally consequential: the anamorphic optics that enable 0.55 NA reduce the exposure field from 26×33 mm² to 26×16.5 mm²—effectively halving the printable area per exposure. For any die larger than this reduced field, the scanner must expose two (or more) overlapping images that are "stitched" together on the wafer with sub-nanometer precision. This stitching requirement introduces new sources of error, new design constraints, and potentially new chip architectures.

The Stitching Challenge: Sub-Nanometer Overlay

Wiaux et al. (2025) provide the first detailed experimental characterization of in-die stitching for high-NA EUV, published in Journal of Micro/Nanopatterning, Materials, and Metrology with . Their study, conducted at imec using early EXE:5000 exposures, quantifies the overlay accuracy at the stitch boundary—the line where two separately exposed images meet.

The key findings:

• Overlay accuracy at the stitch: Mean overlay of 1.2 nm, with 3σ variation of ±0.8 nm. For context, the minimum feature size targeted by high-NA EUV is ~8 nm. An overlay error of 2 nm (3σ envelope) represents 25% of the feature size—tight but within the tolerance required for metal interconnect layers.
• Stitching artifacts: At the stitch boundary, dose variations from the overlap region produce ~5% CD (critical dimension) variation. This can be mitigated by optimizing the overlap width and dose ramping profile, but cannot be eliminated entirely.
• Design rule impact: Metal lines crossing the stitch boundary require minimum spacing rules 15–20% wider than lines within a single field, creating design asymmetries that complicate standard-cell layout.

Wiaux et al. note that stitching is not new—it was used in older lithography generations for exceptionally large dies. What is new is that high-NA EUV makes stitching necessary for die sizes that were previously covered by a single field. Apple's M-series processors, AMD's Zen architectures, and NVIDIA's flagship GPUs all have die areas that exceed the high-NA field—meaning these chips will require stitching if manufactured with high-NA EUV.

Beyond High-NA: Hyper-NA on the Horizon

Bottiglieri et al. (2025) look further ahead, exploring the opportunities and challenges of "hyper-NA" EUV systems with numerical apertures beyond 0.55. Published at SPIE their analysis from ASML engineers maps the physics of even higher resolution—and the escalating challenges that accompany it.

Increasing NA beyond 0.55 would further reduce the exposure field, exacerbating the stitching problem. It would also require immersion in a high-refractive-index medium—analogous to the water immersion that extended 193nm lithography by a full generation. But no suitable immersion fluid for 13.5 nm EUV light currently exists. Bottiglieri et al. survey candidate materials and conclude that hyper-NA EUV without immersion is likely limited to ~0.7 NA, beyond which optical aberrations become prohibitive.

The paper also discusses an alternative to higher NA: anamorphic reduction ratio optimization. By adjusting the magnification asymmetry of the projection optics, it may be possible to partially recover field size without sacrificing resolution—a trade-off that would benefit large-die manufacturers at the cost of some patterning flexibility.

Source-Mask Optimization: Computational Rescue

Two papers address the depth-of-focus challenge that accompanies high NA through computational techniques:

Libeert et al. (2025), also at SPIE, demonstrate that source and mask optimization (SMO) can enhance depth of focus for high-NA EUV by 30–40% compared to conventional illumination. The approach computationally co-optimizes the illumination source shape (the angular distribution of light hitting the mask) and the mask pattern (including sub-resolution assist features) to maximize the process window—the range of dose and focus conditions over which the printed features meet specifications.

The 30–40% DOF enhancement is significant because high-NA EUV's reduced depth of focus (~30 nm or less, compared to ~100 nm for 0.33 NA) leaves little margin for wafer flatness variations, resist thickness non-uniformity, and scanner focus drift. SMO recovers much of this margin without hardware changes.

Li et al. (2024) publish an influential contribution in Opto-Electronic Advances introducing a fast SMO algorithm for high-NA EUV that reduces computation time by 10× compared to conventional methods. The speed improvement matters because SMO must be performed for every unique mask layout—and a modern logic chip contains billions of features distributed across hundreds of unique mask layers. Slow SMO is a bottleneck that delays time-to-market.

Critical Analysis: Claims and Evidence

<

Claim	Evidence	Verdict
High-NA EUV achieves sub-8nm patterning	Demonstrated at imec on EXE:5000 (Wiaux et al.)	✅ Supported
Stitching overlay <2nm is achievable	1.2 nm mean, ±0.8 nm 3σ demonstrated	✅ Supported
SMO enhances DOF by 30-40%	Simulation + experimental verification (Libeert et al.)	✅ Supported
Hyper-NA (>0.55) is feasible without immersion	Limited to ~0.7 NA by aberrations (Bottiglieri et al.)	⚠️ Uncertain
High-NA EUV is ready for volume manufacturing	EXE:5000 operational; production qualification ongoing	⚠️ Uncertain (timeline)

The Photoresist Bottleneck

A challenge that these optics-focused papers do not address—but that may determine high-NA EUV's practical timeline—is photoresist performance. At sub-8nm features, the number of photons absorbed per pixel during exposure drops below 100, entering a regime where statistical fluctuations in photon absorption (shot noise) produce random variations in feature size and placement.

This stochastic patterning failure cannot be solved by optics or computation—it is a fundamental consequence of the quantum nature of light. The solution must come from photoresist chemistry: materials that achieve the required chemical change (solubility switch) with fewer photons while maintaining low line-edge roughness. Current chemically amplified resists are reaching their fundamental limits, and the leading alternatives—metal oxide nanoparticle resists—are still maturing.

Open Questions and Future Directions

Will chiplet architectures reduce the need for stitching? If large processors are disaggregated into smaller chiplets (each fitting within the 26×16.5 mm² field), stitching becomes unnecessary. The chiplet trend in semiconductor design may be accelerated by high-NA EUV field limitations.

Can stitching overlay reach <1nm? Sub-nanometer stitching would eliminate the need for relaxed design rules at stitch boundaries. Whether this is achievable with current scanner stage control technology is an active research question.

What is the cost per wafer for high-NA EUV? The EXE:5000 costs approximately $350 million. Whether the resolution gain justifies the capital cost depends on the number of patterning steps that can be consolidated from multi-patterning (two exposures at 0.33 NA) to single-patterning (one exposure at 0.55 NA).

How will China's chipmaking sector respond? Export controls prevent Chinese companies from acquiring EUV scanners. High-NA EUV widens the technology gap further. China's domestic lithography efforts (using DUV with multi-patterning) face increasingly severe resolution limits.

Is the stitching penalty acceptable for memory vs. logic? DRAM and NAND have relatively regular, repeating patterns that may be more tolerant of stitching artifacts than complex logic layouts. High-NA EUV may find earlier adoption in memory manufacturing.

Implications for the Semiconductor Industry

High-NA EUV lithography represents both a technical triumph and a design constraint. The resolution gain is genuine and extends Moore's Law scaling by at least two nodes. But the field-size reduction and stitching requirement impose costs—in overlay control, design rule complexity, and scanner throughput—that partially offset the resolution benefit.

The semiconductor industry's response will likely be pragmatic: use high-NA EUV for the most critical patterning layers (metal interconnects at the tightest pitches) while continuing to use 0.33 NA EUV for layers where the resolution gain is not needed and the larger field is preferred. This layer-selective adoption strategy maximizes the value of the $350 million investment while minimizing the disruption of switching the entire fab to a new tool.

The chips that emerge from this technology will be smaller, faster, and more power-efficient. Whether they will also be affordable depends on factors far beyond lithography—including packaging costs, yield rates, and the geopolitical landscape that determines who can buy the machines in the first place.

면책 조항: 이 게시물은 정보 제공 목적의 연구 동향 개요이다. 학술 저작물에 인용하기 전에 구체적인 연구 결과, 통계 및 주장은 원본 논문을 통해 반드시 검증해야 한다.

고-NA EUV 리소그래피: 0.55 NA에서의 스티칭 문제

ASML의 EXE:5000 스캐너—최초의 고-NA(0.55 개구수) EUV 리소그래피 시스템—는 2024년에 가동을 시작하였으며, 반도체 제조를 3nm 노드까지 이끌어 온 0.33 NA TWINSCAN NXE 시리즈의 뒤를 잇는다. 개구수가 67% 증가함으로써 8nm 하프 피치 이하의 패턴 인쇄가 가능해졌으며, 무어의 법칙에 따른 스케일링을 최소 두 개의 기술 노드만큼 연장한다. 이는 반도체 공학의 기준에서 볼 때 주요한 진전이다.

그러나 여기에는 리소그래피 커뮤니티 외부에서는 크게 주목받지 못하지만 동등하게 중요한 결과를 초래할 수 있는 트레이드오프가 수반된다: 0.55 NA를 가능하게 하는 아나모픽 광학계가 노광 필드를 26×33 mm²에서 26×16.5 mm²로 축소시키며, 이는 노광당 인쇄 가능 면적을 사실상 절반으로 줄이는 것이다. 이 축소된 필드보다 큰 다이의 경우, 스캐너는 웨이퍼 위에서 서브 나노미터 정밀도로 "스티칭"되는 두 개 이상의 중첩 이미지를 노광해야 한다. 이 스티칭 요건은 새로운 오류 원인, 새로운 설계 제약, 그리고 잠재적으로 새로운 칩 아키텍처를 도입한다.

스티칭 과제: 서브 나노미터 오버레이

Wiaux et al. (2025)은 고-NA EUV를 위한 다이 내 스티칭에 대한 최초의 상세한 실험적 특성화를 Journal of Micro/Nanopatterning, Materials, and Metrology에 발표하였다. imec에서 초기 EXE:5000 노광을 사용하여 수행된 이 연구는 두 개의 별도 노광 이미지가 만나는 경계선인 스티치 경계에서의 오버레이 정확도를 정량화한다.

주요 연구 결과:

• 스티치에서의 오버레이 정확도: 평균 오버레이 1.2 nm, 3σ 변동 ±0.8 nm. 맥락을 위해 설명하자면, 고-NA EUV가 목표로 하는 최소 피처 크기는 ~8 nm이다. 2 nm(3σ 범위)의 오버레이 오차는 피처 크기의 25%에 해당하며, 이는 까다롭지만 금속 인터커넥트 레이어에 요구되는 허용 오차 범위 내에 있다.
• 스티칭 아티팩트: 스티치 경계에서 중첩 영역의 도즈 변동이 ~5%의 CD(임계 치수) 변동을 유발한다. 이는 중첩 폭과 도즈 램핑 프로파일을 최적화함으로써 완화할 수 있지만, 완전히 제거할 수는 없다.
• 설계 규칙 영향: 스티치 경계를 가로지르는 금속 라인은 단일 필드 내 라인보다 최소 간격 규칙이 15~20% 더 넓어야 하며, 이는 표준 셀 레이아웃을 복잡하게 만드는 설계 비대칭성을 초래한다.

Wiaux et al.은 스티칭이 새로운 기술이 아님을 지적한다—이전에는 예외적으로 큰 다이에 대해 구형 리소그래피 세대에서 사용되었다. 새로운 점은 고-NA EUV가 이전에는 단일 필드로 커버되던 다이 크기에 대해서도 스티칭을 필수적으로 만든다는 것이다. Apple의 M 시리즈 프로세서, AMD의 Zen 아키텍처, 그리고 NVIDIA의 플래그십 GPU는 모두 고-NA 필드를 초과하는 다이 면적을 가지며, 이는 이러한 칩들이 고-NA EUV로 제조될 경우 스티칭이 필요함을 의미한다.

고-NA를 넘어서: 수평선 너머의 하이퍼-NA

Bottiglieri et al. (2025)은 SPIE에 발표된 연구에서 더 먼 미래를 내다보며, 개구수가 0.55를 초과하는 "하이퍼-NA" EUV 시스템의 기회와 과제를 탐구한다. ASML 엔지니어들의 분석은 더욱 높은 해상도의 물리학과 이에 수반되는 점증하는 과제들을 체계적으로 제시한다.

NA를 0.55 이상으로 높이면 노광 필드가 더욱 축소되어 스티칭 문제가 악화될 것이다. 또한 높은 굴절률 매질에서의 액침이 필요해지는데, 이는 193nm 리소그래피를 한 세대 연장시킨 수침(water immersion)과 유사한 방식이다. 그러나 현재 13.5 nm EUV 광에 적합한 액침 유체는 존재하지 않는다. Bottiglieri et al.은 후보 재료들을 검토하고, 액침 없는 하이퍼-NA EUV는 ~0.7 NA로 제한될 가능성이 높으며, 이를 초과하면 광학 수차가 감당하기 어려운 수준이 된다고 결론짓는다. 이 논문은 높은 NA에 대한 대안으로 아나모픽(anamorphic) 축소 비율 최적화도 논의한다. 투영 광학계의 배율 비대칭성을 조정함으로써, 해상도를 희생하지 않고 부분적으로 필드 크기를 회복할 수 있으며, 이는 일부 패터닝 유연성을 희생하는 대신 대형 다이 제조업체에 이점을 제공하는 트레이드오프이다.

소스-마스크 최적화: 계산적 해법

두 편의 논문이 계산 기법을 통해 높은 NA에 수반되는 초점 심도 문제를 다룬다.

Libeert et al. (2025)은 SPIE에서 소스 및 마스크 최적화(SMO)가 기존 조명 방식에 비해 고-NA EUV의 초점 심도를 30~40% 향상시킬 수 있음을 입증한다. 이 접근법은 조명 소스 형상(마스크에 입사하는 빛의 각도 분포)과 마스크 패턴(서브 해상도 보조 피처 포함)을 계산적으로 공동 최적화하여 공정 윈도우, 즉 인쇄된 피처가 사양을 만족하는 도즈 및 초점 조건의 범위를 최대화한다.

30~40%의 DOF 향상은 중요한 의미를 갖는데, 고-NA EUV의 감소된 초점 심도(약 30 nm 이하, 0.33 NA의 약 100 nm에 비해)가 웨이퍼 평탄도 변화, 레지스트 두께 불균일성, 스캐너 초점 드리프트에 대한 여유를 거의 남기지 않기 때문이다. SMO는 하드웨어 변경 없이 이 여유의 상당 부분을 회복한다.

Li et al. (2024)은 Opto-Electronic Advances에 고-NA EUV용 고속 SMO 알고리즘을 소개하는 영향력 있는 논문을 발표하며, 이 알고리즘은 기존 방법에 비해 계산 시간을 10배 단축한다. 속도 향상이 중요한 이유는 SMO가 모든 고유한 마스크 레이아웃에 대해 수행되어야 하기 때문이다. 현대 로직 칩은 수백 개의 고유한 마스크 레이어에 걸쳐 분포한 수십억 개의 피처를 포함한다. 느린 SMO는 시장 출시 시간을 지연시키는 병목이다.

비판적 분석: 주장과 근거

<

주장	근거	판정
고-NA EUV가 8nm 이하 패터닝 달성	imec에서 EXE:5000으로 실증 (Wiaux et al.)	✅ 지지됨
스티칭 오버레이 <2nm 달성 가능	평균 1.2 nm, ±0.8 nm 3σ 실증	✅ 지지됨
SMO가 DOF를 30~40% 향상	시뮬레이션 + 실험적 검증 (Libeert et al.)	✅ 지지됨
하이퍼-NA (>0.55)가 액침 없이 실현 가능	수차로 인해 약 0.7 NA로 제한 (Bottiglieri et al.)	⚠️ 불확실
고-NA EUV가 양산 준비 완료	EXE:5000 가동 중; 생산 인증 진행 중	⚠️ 불확실 (일정)

포토레지스트 병목

이 광학 중심의 논문들이 다루지 않지만 고-NA EUV의 실질적인 일정을 결정할 수 있는 과제는 포토레지스트 성능이다. 8nm 이하 피처에서는 노광 중 픽셀당 흡수되는 광자 수가 100개 미만으로 떨어지며, 광자 흡수의 통계적 요동(샷 노이즈)이 피처 크기와 배치에 무작위 변화를 야기하는 영역에 진입한다.

이러한 확률론적 패터닝 실패는 광학이나 계산으로 해결할 수 없으며, 이는 빛의 양자적 특성이 초래하는 근본적인 결과이다. 해결책은 포토레지스트 화학에서 나와야 한다. 즉, 낮은 라인 엣지 거칠기를 유지하면서 더 적은 광자로 필요한 화학적 변화(용해도 전환)를 달성하는 소재가 필요하다. 현재 화학 증폭 레지스트는 근본적인 한계에 도달하고 있으며, 유력한 대안인 금속 산화물 나노입자 레지스트는 아직 성숙 단계에 있다.

미해결 과제와 향후 방향

칩렛 아키텍처가 스티칭의 필요성을 줄일 것인가? 대형 프로세서가 더 작은 칩렛(각각 26×16.5 mm² 필드 내에 들어오는)으로 분리된다면, 스티칭은 불필요해진다. 반도체 설계에서의 칩렛 추세는 고-NA EUV 필드 제한에 의해 가속화될 수 있다.

스티칭 오버레이가 <1nm에 도달할 수 있는가? 서브 나노미터 스티칭은 스티치 경계에서 완화된 설계 규칙의 필요성을 제거할 것이다. 현재의 스캐너 스테이지 제어 기술로 이것이 달성 가능한지는 활발히 연구 중인 질문이다.

High-NA EUV의 웨이퍼당 비용은 얼마인가? EXE:5000의 가격은 약 3억 5천만 달러이다. 해상도 향상이 설비 투자 비용을 정당화하는지 여부는 멀티 패터닝(0.33 NA에서 두 번 노광)에서 단일 패터닝(0.55 NA에서 한 번 노광)으로 통합할 수 있는 패터닝 단계의 수에 달려 있다.

중국 반도체 제조 부문은 어떻게 대응할 것인가? 수출 통제로 인해 중국 기업들은 EUV 스캐너를 구매할 수 없다. High-NA EUV는 기술 격차를 더욱 확대시킨다. 중국의 자국 리소그래피 기술 개발(멀티 패터닝을 활용한 DUV 방식)은 점점 더 심각한 해상도 한계에 직면하고 있다.

스티칭 페널티는 메모리와 로직 칩에서 각각 허용 가능한 수준인가? DRAM과 NAND는 비교적 규칙적이고 반복적인 패턴을 가지고 있어, 복잡한 로직 레이아웃에 비해 스티칭 아티팩트에 더 관대할 수 있다. High-NA EUV는 메모리 제조 분야에서 더 일찍 채택될 가능성이 있다.

반도체 산업에 대한 시사점

High-NA EUV 리소그래피는 기술적 성과인 동시에 설계상의 제약이기도 하다. 해상도 향상은 실질적이며, 무어의 법칙 스케일링을 최소 두 노드 이상 연장한다. 그러나 필드 크기 축소와 스티칭 요구사항은 오버레이 제어, 설계 규칙 복잡성, 스캐너 처리량 측면에서 비용을 수반하며, 이는 해상도 향상의 이점을 부분적으로 상쇄한다.

반도체 산업의 대응은 실용적인 방향으로 이루어질 가능성이 높다. 즉, 가장 미세한 피치의 금속 인터커넥트 등 가장 중요한 패터닝 레이어에는 High-NA EUV를 적용하되, 해상도 향상이 필요하지 않고 더 넓은 필드가 선호되는 레이어에서는 0.33 NA EUV를 계속 사용하는 것이다. 이러한 레이어 선택적 도입 전략은 3억 5천만 달러 규모의 투자 가치를 극대화하는 동시에, 팹 전체를 새로운 장비로 전환하는 데 따른 혼란을 최소화한다.

이 기술로 탄생할 반도체 칩은 더 소형화되고, 더 빠르며, 더 높은 전력 효율을 갖추게 될 것이다. 하지만 이 칩들이 경제적으로도 감당 가능한 수준이 될지는 리소그래피를 훨씬 뛰어넘는 요소들, 즉 패키징 비용, 수율, 그리고 장비 구매 주체를 결정하는 지정학적 환경에 달려 있다.