The semiconductor industry's relentless drive toward smaller transistors—from 7nm to 5nm to 3nm and beyond—depends on lithography: the ability to project patterns onto silicon wafers with nanometer precision. Extreme Ultraviolet (EUV) lithography at 13.5nm wavelength replaced deep UV (193nm) for leading-edge patterning. Now, the transition from standard EUV (0.33 numerical aperture) to high-NA EUV (0.55 NA) promises to extend single-patterning capability to sub-3nm nodes, potentially avoiding the costly double-patterning that would otherwise be required.

But high-NA EUV brings new engineering challenges. The higher numerical aperture improves resolution but reduces depth of focus. The optics are anamorphic (different magnification in X and Y), requiring new mask designs. And the thinner photoresists needed for high-NA have less tolerance for defects. The four papers reviewed here address these challenges from different angles.

The Research Landscape

Source-Mask Optimization

Li, Liu, and Li (2025) investigate Source-Mask Optimization (SMO) for high-NA EUV. SMO jointly optimizes the illumination source shape and mask pattern to maximize the process window—the range of exposure dose and focus at which the printed pattern meets specifications. As features shrink below 10nm, process windows narrow dramatically, making SMO essential rather than optional.

Their results show that pixelated illumination (custom-shaped light sources tailored to each mask pattern) can expand the process window by 20-40% compared to conventional illumination—potentially the difference between a manufacturable and non-manufacturable process at sub-3nm nodes.

Pattern Fidelity Monitoring

Khan and Chew (2025), with 1 citation, address a different challenge: how to monitor whether the printed patterns match the intended design. At sub-3nm dimensions, pattern fidelity is measured in angstroms—a regime where traditional optical inspection cannot distinguish defective from good patterns.

Their novel 2D monitoring approach uses advanced scatterometry (measuring how light diffracts from the patterned surface) to assess pattern quality without requiring expensive scanning electron microscopy (SEM) for every wafer. The approach enables in-line monitoring during manufacturing—detecting problems in real time rather than discovering them during post-production inspection.

Random Via Patterning

Chowrira and Dusa (2025) demonstrate that high-NA EUV can pattern random vias (vertical connections between metal layers) at sub-10nm dimensions—a critical capability for next-generation logic chips where via density is a key determinant of routing flexibility and chip performance.

The challenge with vias is that they are random, two-dimensional patterns (unlike the regular, one-dimensional line-space patterns that most lithography research focuses on). Random patterns are harder to print reliably because they present more diverse shapes to the optical system, stress the depth of focus, and are more sensitive to mask defects.

Mask Fabrication

Cho, Noh, and Park (2024), with 2 citations, address the upstream challenge: fabricating the masks that high-NA EUV lithography projects onto wafers. The Multi-Beam Mask Writer (MBMW) has become the standard tool for EUV mask patterning, offering write time independent of pattern complexity. But high-NA masks have tighter specifications: smaller features, lower defect tolerance, and the anamorphic magnification (4× in one direction, 8× in the other) that requires asymmetric mask designs.

Critical Analysis: Claims and Evidence

Open Questions

What This Means for Your Research

For semiconductor engineers, high-NA EUV is the near-term path to sub-3nm nodes. For chiplet and packaging researchers, the economic constraints of EUV are driving interest in alternative approaches for less-critical layers.

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면책 조항: 이 게시물은 정보 제공 목적의 연구 동향 개요이다. 학술 연구에서 인용하기 전에 구체적인 연구 결과, 통계 및 주장은 원본 논문과 대조하여 검증해야 한다.

고개구수(High-NA) EUV 리소그래피: 3nm 이하 반도체의 미래를 패터닝하다

반도체 산업이 7nm, 5nm, 3nm 이하로 트랜지스터를 더욱 소형화하려는 끊임없는 노력은 리소그래피, 즉 나노미터 정밀도로 실리콘 웨이퍼에 패턴을 투영하는 능력에 달려 있다. 13.5nm 파장의 극자외선(EUV) 리소그래피는 최첨단 패터닝에서 심자외선(DUV, 193nm)을 대체하였다. 이제 표준 EUV(개구수 0.33 NA)에서 고개구수 EUV(0.55 NA)로의 전환은 단일 패터닝(single-patterning) 능력을 3nm 이하 노드까지 확장할 것으로 기대되며, 그렇지 않을 경우 필요했을 고비용의 이중 패터닝(double-patterning)을 피할 수 있을 것으로 전망된다.

그러나 고개구수 EUV는 새로운 공학적 과제를 수반한다. 더 높은 개구수는 해상도를 향상시키지만 초점 심도(depth of focus)를 감소시킨다. 광학계는 비대칭(anamorphic) 구조로, X축과 Y축의 배율이 서로 달라 새로운 마스크 설계가 필요하다. 또한 고개구수에 요구되는 더 얇은 포토레지스트는 결함에 대한 허용 범위가 더 좁다. 여기서 검토하는 네 편의 논문은 이러한 과제들을 각기 다른 관점에서 다루고 있다.

연구 동향

광원-마스크 최적화(Source-Mask Optimization)

Li, Liu, Li(2025)는 고개구수 EUV를 위한 광원-마스크 최적화(SMO)를 연구한다. SMO는 조명 광원의 형태와 마스크 패턴을 동시에 최적화하여 공정 윈도우(process window), 즉 인쇄된 패턴이 사양을 충족하는 노광 조도 및 초점 범위를 최대화한다. 피처 크기가 10nm 이하로 축소됨에 따라 공정 윈도우가 급격히 좁아지므로, SMO는 선택 사항이 아닌 필수 요소가 된다.

연구 결과, 픽셀화된 조명(각 마스크 패턴에 맞춤화된 광원 형태)은 기존 조명 대비 공정 윈도우를 20~40% 확장할 수 있는 것으로 나타났다. 이는 3nm 이하 노드에서 제조 가능한 공정과 그렇지 않은 공정을 가르는 결정적인 차이가 될 수 있다.

패턴 충실도 모니터링(Pattern Fidelity Monitoring)

피인용 횟수 1회의 Khan과 Chew(2025)는 또 다른 과제를 다룬다. 바로 인쇄된 패턴이 의도한 설계와 일치하는지 모니터링하는 방법이다. 3nm 이하 수준에서 패턴 충실도는 옹스트롬(angstrom) 단위로 측정되며, 이 영역에서는 전통적인 광학 검사로 결함 패턴과 정상 패턴을 구별할 수 없다.

이들이 제안한 새로운 2D 모니터링 접근법은 고급 산란계측법(scatterometry, 패터닝된 표면에서 빛이 회절되는 방식을 측정)을 활용하여, 모든 웨이퍼에 고가의 주사전자현미경(SEM)을 사용하지 않고도 패턴 품질을 평가한다. 이 접근법은 제조 공정 중 인라인(in-line) 모니터링을 가능하게 하여, 생산 후 검사 단계에서 발견하는 것이 아니라 실시간으로 문제를 감지할 수 있다.

랜덤 비아(Random Via) 패터닝

Chowrira와 Dusa(2025)는 고개구수 EUV가 10nm 이하 크기의 랜덤 비아(금속 층 간 수직 연결부)를 패터닝할 수 있음을 실증한다. 이는 차세대 로직 칩에서 비아 밀도가 배선 유연성과 칩 성능을 결정하는 핵심 요인인 만큼 매우 중요한 능력이다.

비아 패터닝의 과제는 비아가 랜덤한 2차원 패턴이라는 점이다. 이는 대부분의 리소그래피 연구가 집중하는 규칙적인 1차원 선-공간(line-space) 패턴과 다르다. 랜덤 패턴은 광학계에 더욱 다양한 형태를 제시하고, 초점 심도에 부담을 주며, 마스크 결함에 더 민감하기 때문에 안정적으로 인쇄하기가 더 어렵다.

마스크 제조(Mask Fabrication)

피인용 횟수 2회의 Cho, Noh, Park(2024)은 상류(upstream) 과제인 고개구수 EUV 리소그래피가 웨이퍼에 투영하는 마스크 제조를 다룬다. 다중 빔 마스크 라이터(MBMW, Multi-Beam Mask Writer)는 패턴 복잡도와 무관한 기록 시간을 제공하여 EUV 마스크 패터닝의 표준 장비로 자리잡았다. 그러나 고개구수 마스크는 더 엄격한 사양을 요구한다. 더 미세한 피처, 더 낮은 결함 허용 범위, 그리고 비대칭 마스크 설계를 필요로 하는 비대칭 배율(한 방향으로 4배, 다른 방향으로 8배)이 그것이다.

비판적 분석: 주장과 근거

Open Questions

What This Means for Your Research

For semiconductor engineers, high-NA EUV is the near-term path to sub-3nm nodes. For chiplet and packaging researchers, the economic constraints of EUV are driving interest in alternative approaches for less-critical layers.

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